Napier는 곱셈을 로그로 처리한다 — 17× 수치는 미확인

미국-독일 합작 스타트업이 칩 설계자들이 보통 피하는 한 가지를 감행해 추론 분야에서 엔비디아를 꺾을 수 있다고 주장합니다. 바로 곱셈기를 없애는 것입니다. 수학적 승부수이고, 실리콘은 아직 제조되지 않았으며, 공개된 수치는 모두 시뮬레이션에서 나온 것입니다.

Tensordyne Napier 칩이 실제로 하는 일

Napier는 행렬 곱셈을 덧셈으로 변환하는 로그 수 체계를 핵심으로 설계된 3nm AI 추론 칩입니다. 2026년 6월 15일 Tensordyne이 발표한 이 칩은 log(A×B) = log(A) + log(B)라는 항등식을 활용합니다. 로그 공간에서 곱셈은 덧셈이 되고, 같은 정밀도에서 가산기는 곱셈기보다 다이 면적을 훨씬 적게 차지합니다 .

ServeTheHome에 따르면, 다이에는 TSMC 3nm 공정으로 1,380억 개의 트랜지스터가 집적되고, 온칩 SRAM 256MB(엔비디아 Blackwell의 약 5배라고 주장), HBM3E 144GB를 탑재하며, 가속기 코어는 약 300W 전력 범위 안에서 1.33GHz로 동작합니다 . 핵심은 바로 이 추가 SRAM입니다. 곱셈기 면적을 확보함으로써 Tensordyne은 메모리 쪽으로 균형을 재조정할 수 있습니다.

플래그십 시스템은 TDN72 포드입니다. 랙당 72개의 가속기를 갖추고, 약 120kW를 소비하면서도 공냉을 유지하며, 총 연산 성능 약 68페타플롭스와 약 42TB의 HBM을 제공합니다 . 칩들은 약 1TB/s 속도와 마이크로초 미만의 지연 시간을 갖춘 독자 개발 TDN Link 인터커넥트로 연결됩니다 .

아래 내용 전체에 전제가 되는 한 가지 주의 사항이 있습니다. Napier는 테이프아웃만 완료된 상태입니다. 실제 출하된 실리콘은 존재하지 않으며, 인용된 모든 효율 수치는 Tensordyne 자체 시뮬레이션에서 나온 것입니다 .

로그 연산이 다이 면적을 확보하는 이유

면적 절감 효과는 게이트 수준에서의 대체에서 비롯됩니다. 같은 정밀도에서 가산기는 곱셈기보다 훨씬 적은 실리콘을 차지합니다. log(A × B) = log(A) + log(B)이므로, 로그 공간에서 작업하면 행렬 곱셈이 덧셈으로 바뀌고, Tensordyne은 확보된 면적을 메모리에 재투입했습니다. Napier는 온칩 SRAM 256MB를 탑재하는데 , 이는 회사가 엔비디아 Blackwell에 귀속시키는 온칩 SRAM의 약 5배에 해당합니다 .

이 연산 방식 자체는 학계에서 신뢰할 만한 실적을 쌓아왔습니다. Miyashita, Lee, Murmann은 2016년 가중치와 활성화값을 분류 손실을 거의 발생시키지 않으면서 3비트까지 인코딩할 수 있으며, 로그 도메인 내적이 부피 큰 디지털 곱셈기를 제거할 수 있음을 보여주었습니다 . 이후 LNS-Madam 연구에서는 전체 정밀도와 유사한 정확도를 유지하면서 FP32 훈련 대비 90% 이상의 에너지 절감을 추정했습니다 .

그렇다면 왜 LNS는 학문적 영역에 머물렀을까요? 역사적 장벽은 항상 같았습니다. 선형 부동소수점과 로그 표현 간 변환이 연산에서 절감한 면적과 에너지를 그대로 소모해, 결국 LNS는 실제로 아무 이득이 없었습니다. IEEE Spectrum은 직설적으로 표현했습니다. 변환이 "너무 많은 시간과 에너지를 소모하고 너무 많은 부정확성을 야기했다"고 .

이 변환 문제가 곧 핵심 명제입니다. AI 부문 부사장 Gilles Backhus는 그 격차가 해소됐다고 주장합니다.

"선형에서 로그로, 로그에서 선형으로의 변환을 우리만큼 해낸 곳은 없습니다"라고 Tensordyne AI 부문 부사장 Gilles Backhus가 말했습니다 (source: IEEE Spectrum).

그러나 이 부분에는 공개된 근거가 전혀 없습니다. 변환 방식에 대한 정밀도 지표, 오차 한계, 또는 제3자 검증 자료가 아직 존재하지 않습니다. 이 주장은 오직 시뮬레이션에만 근거합니다.

TDN72 파드: 52U 랙 구성 한눈에

TDN72는 Tensordyne의 플래그십 랙 스케일 시스템입니다. Napier 가속기 72개를 표준 52RU 랙 하나에 탑재해 약 120 kW를 소비하며, 이 밀도에서는 이례적으로 액체 냉각 없이 공랭식으로 운용됩니다 . 이것이 핵심 구조적 주장이며, 하드웨어가 출하되면 가장 먼저 검증해야 할 부분입니다.

패키징 구조는 예측 가능하게 쌓입니다. 각 1RU 트레이에는 Napier 칩 9개(트레이당 HBM3E 1.3 TB)가 탑재되고, 4개 트레이가 하나의 파드를 이루며, 4개 파드가 랙을 채웁니다: 9 × 4 × 4 = 72개 가속기, HBM3E 합계 약 42 TB .

Tensordyne이 제시하는 랙 수준 비교에 따르면, 2조 파라미터 혼합 전문가(MoE) 모델 기준으로 120 kW TDN72 하나가 1.5 MW 규모의 Nvidia/Groq 랙 약 9대에 필적한다고 합니다 . 이는 실측값이 아닌 시뮬레이션 결과로 보아야 합니다.

공급업체 및 초기 수요 현황은 좀 더 구체적입니다:

• 실리콘 및 패키징 IP: Broadcom; 섀시 및 네트워킹: HPE, Juniper Networks .
• 초기 고객사: Cirrascale Cloud Services, BlueSky Compute .
• 경영진: CEO Marc Bolitho, CPO R.K. Anand, 이사회에 전 Starbucks CEO Kevin Johnson 참여 .
• 수요: 예상 수요 2억 달러 이상을 나타내는 12건 이상의 의향서 확보; 2026년 하반기 시리즈 D 투자 유치 예정 .

13배/17배 효율 전망 분석

모든 관심이 쏠리는 이유는 바로 이 수치들입니다. Tensordyne에 따르면 TDN72 랙 하나가 Nvidia GB300 NVL72 대비 토큰 처리량 13배, 와트당 토큰 17배를 달성하면서 사용자당 초당 1,000 토큰 이상을 지속 제공한다고 합니다. 이 수치들은 모두 Tensordyne의 자체 시뮬레이션에서 나온 것입니다. 2026년 6월 현재 MLPerf 제출이나 독립 기관의 실측 결과는 없습니다.

경제성 측면에서도 공세적인 주장이 이어집니다. IEEE Spectrum은 GB300 대비 사용자당 1,300 토큰/초 기준 백만 토큰당 약 11달러, 5분의 1 전력으로 약 4배 빠른 추론이라고 인용합니다. Tensordyne은 여기에 NVL72 대비 랙당 연간 추가 수익 잠재력 3,300만 달러라는 주장을 덧붙입니다.

이 수치들은 선형-대수 변환이 대규모에서도 모델 정확도를 유지할 경우 타당할 수 있으나, 그것이 확인되기 전까지는 검증 불가합니다. 해당 보도 자체에서 제기된 두 가지 주의사항도 중요합니다:

• IEEE Spectrum은 자사 보도가 "회의적인 전문가 논평이 부족하다"고 인정하며, 인용된 모든 수치가 시뮬레이션에 기반한다고 밝혔습니다.
• ServeTheHome은 검증되지 않은 정확도와 CUDA 대비 미성숙한 소프트웨어를 주요 리스크로 지적합니다.

이 수치의 크기가 가져다주는 한 가지 이점은 오차 여유입니다. 17배라는 수치는 실제 실리콘에서 50% 못 미치더라도 여전히 의미 있는 효율 향상으로 볼 수 있을 만큼 큽니다. 하지만 이 계산은 정밀도가 유지될 때만 성립합니다. 대규모에서 품질이 저하된다면 배수를 단순히 줄이는 것이 아니라 비교 자체가 무효화됩니다.

로그 도메인 덧셈 오차: LNS 연구가 경고해온 것

정밀도야말로 로그 수 체계가 어려워지는 지점입니다. 로그 공간에서의 곱셈은 닫혀 있고 정확합니다(log(A × B) = log(A) + log(B)). 이것이 핵심 매력입니다. 하지만 덧셈과 뺄셈은 그렇지 않습니다. A + B에 대한 깔끔한 로그 도메인 항등식은 존재하지 않기 때문에, 모든 누적 단계는 룩업 테이블이나 구간별 함수로 근사해야 하며, 각 근사는 오차를 주입합니다. 토큰당 수조 번의 덧셈을 수행하는 트랜스포머에서 이 오차가 제한되지 않으면 모델 품질이 저하됩니다.

학술 문헌은 이 트레이드오프를 명확히 기술합니다. ACM TACO에 게재된 저정밀 LNS 연구 는 로그의 밑(base) 선택이 저정밀 오차, 칩 면적, 전력 소비에 실질적인 영향을 미치며, 어떤 단일 밑도 모든 워크로드에 걸쳐 전역적으로 최적이지 않다는 점을 밝혔습니다. 하나에 맞게 조정하면 다른 하나에서 성능이 떨어집니다.

Jeff Johnson의 ARITH-2020 논문 은 역사적 실패 사례를 직접 명시합니다: 기존 LNS는 로그 도메인 덧셈에 필요한 합산 테이블이 높은 면적과 전력 오버헤드를 야기했기 때문에 채택이 제한적이었습니다. 그의 이중 밑 근사 설계는 7nm CMOS에서 float32 및 float64 벡터 내적 연산 대비 에너지 효율이 각각 2.3배, 4.6배 우수하다고 보고하는데, 이는 합산 비용을 정면으로 공략했기에 얻어진 성과입니다.

"선형에서 로그로, 로그에서 선형으로의 변환을 우리만큼 해낸 곳은 없습니다"라고 Tensordyne의 AI 부사장 Gilles Backhus는 말했습니다 (source: IEEE Spectrum).

이것이 바로 문헌이 어렵다고 말하는 주장이며, 근거가 가장 빈약한 주장이기도 합니다. 2026년 6월 현재 Tensordyne은 정밀도나 오차 예산 지표를 전혀 공개하지 않았으며, 로그 변환된 가중치나 활성화에 대한 제3자 정확도 감사도 존재하지 않습니다 . 실제 실리콘에서 누군가 정확도를 측정하기 전까지, 변환 돌파구는 주장일 뿐 입증된 것이 아닙니다.

MLPerf 정확도 감사: 2027년 Napier에 요구해야 할 것

개발자가 독립적으로 이 주장을 검증할 수 있는 최초 시점은 대략 6개월 후입니다. Tensordyne의 로드맵에 따르면 2026년 말 개발 및 베타 클라우드 환경을 구축하고, 2027년 1분기에 베타 프로그램을 시작하며, 2027년 2분기 말까지 양산 출하할 예정입니다 . 그때까지의 모든 수치는 시뮬레이션입니다.

실리콘이 출하되면, 최소한의 신뢰할 수 있는 증거는 구체적이고 측정 가능해야 합니다:

• 실제 Napier 하드웨어를 사용한 MLPerf Inference 제출 — 벤더 시뮬레이션이 아닌 실물 하드웨어로, 13배/17배 전망치를 표준화된 제3자 테스트 환경에서 검증받아야 합니다 .
• FP8 및 INT8 동등 정밀도에서의 로그↔선형 변환 오차 예산 공개 — LNS 문헌이 실질적 위험으로 지목하지만 Tensordyne이 아직 공개하지 않은 지표입니다.
• 컴파일러 및 프레임워크 준비 상태: PyTorch나 JAX 통합, 양자화 도구, 또는 FP8/INT8로 훈련된 모델이 재훈련 없이 어떻게 로그 포맷에 매핑되는지에 대한 세부 정보가 아직 없습니다.

소프트웨어 성숙도가 최대 처리량보다 더 빨리 향방을 결정할 수도 있습니다. ServeTheHome이 지적했듯이, "매력적인 런칭과 성공적인 AI 플랫폼 사이의 격차는 크다" . 클러스터 스케줄링, 장애 조치 시맨틱, 드라이버 안정성은 아직 다루어지지 않았으며, 프로덕션 배포에서는 이것들이 토큰당 전력 소비보다 더 중요합니다.

핵심 요점: Napier는 차별화된 기술을 갖추고 파트너십도 탄탄한 베팅이지만, 2027년의 과제로 접근해야 합니다. 로그 수학 이점이 실제 프로덕션 워크로드에서도 유효한지 확인하려면, 실제 실리콘에서의 MLPerf 수치와 공개된 정확도 예산을 먼저 요구하십시오.

자주 묻는 질문

로그 수 체계(LNS)란 무엇이며, AI 칩에서 왜 중요한가?

LNS는 각 값을 로그로 저장합니다. log(A × B) = log(A) + log(B)이므로 곱셈이 덧셈으로 치환되고, 가산기는 곱셈기보다 실리콘 면적을 덜 차지하고 전력도 덜 소모해 확보된 다이 면적을 SRAM이나 기타 로직에 활용할 수 있습니다. 이 아이디어는 수십 년 전부터 존재했으며, Miyashita, Lee, Murmann은 2016년에 3비트까지 로그 인코딩된 가중치를 사용해도 정확도 손실이 미미하다는 것을 보였습니다 . 그러나 선형↔로그 변환 오버헤드가 절감분을 상쇄해 실용화에 걸림돌이 되었습니다. Tensordyne은 저렴하고 정확한 변환 방법을 개발했다고 주장하지만 , 이 주장은 현재 검증되지 않은 상태입니다.

Napier의 온칩 SRAM은 Nvidia Blackwell과 어떻게 비교되나?

Tensordyne에 따르면 Napier 패키지당 온칩 SRAM은 256 MB로, Nvidia Blackwell B200의 약 51 MB에 비해 약 5배에 달합니다 . 이 여분의 용량은 곱셈기 배열을 가산기 배열로 대체해 확보한 다이 면적에서 비롯됩니다. 온칩 SRAM이 많을수록 장문 컨텍스트 추론 시 더 느린 오프칩 HBM3E로의 접근 횟수가 줄어들며, 이것이 Napier의 메모리 중심 재편이 효과를 발휘하도록 설계된 지점입니다.

13×/17× 처리량·효율 수치는 독립 검증된 값인가?

아닙니다. 2026년 6월 현재, 주장된 13× 토큰 처리량과 Nvidia GB300 NVL72 대비 17× 전력당 토큰 수는 전적으로 Tensordyne 자체 시뮬레이션과 예상 하드웨어 수치에 기반합니다 . MLPerf 제출 결과도 없고, 독립 연구 기관의 벤치마크도 없으며, 출하된 실리콘도 존재하지 않습니다. IEEE Spectrum은 이번 출시 보도가 "회의적인 전문가 논평을 결여하고 있다"고 지적했습니다 . 가장 이른 독립 접근 시점은 2027년 1분기 베타입니다.

신경망에서 LNS 산술의 핵심 기술적 위험은 무엇인가?

로그 도메인 덧셈은 닫혀 있지 않아 근사가 필요하고, 이 근사 오류는 트랜스포머의 수백 개 레이어를 거치며 누적될 수 있습니다. 또한 LNS 밑수는 정밀도·면적·전력에 영향을 미치지만 단일한 최적값이 없습니다 . Tensordyne은 LNS로 변환된 가중치의 모델 정확도나 오류 예산 지표를 공개한 바 없어, 품질이 대규모에서도 유지되는지가 핵심 미해결 과제로 남아 있습니다.

엔지니어가 실제로 Napier에서 워크로드를 실행할 수 있는 시점은 언제인가?

아직 불가능합니다. 칩은 테이프아웃 단계에 불과합니다. Tensordyne의 로드맵은 2026년 말 개발자/베타 클라우드, 2027년 1분기 공식 베타 프로그램, 2027년 2분기 말 양산 출하를 목표로 합니다 . 또한 컴파일러와 프레임워크 지원(PyTorch, JAX, 모델을 로그 포맷으로 매핑하는 양자화 툴링)에 대한 세부 사항은 공개되지 않았으며, 이 소프트웨어 준비도는 실리콘 가용성과는 별개의 난관입니다.